 |
Обломок интегральной схемаы EPM3128ATC-10 n с CPLD 128MC 10NS 100TQFP
Подробная информация о продукте:
| Место происхождения: | Оригинал |
| Фирменное наименование: | Original |
| Сертификация: | Original |
| Номер модели: | EPM3128ATC-10 N |
Оплата и доставка Условия:
| Количество мин заказа: | 1 |
|---|---|
| Цена: | negotiation |
| Упаковывая детали: | Коробка коробки |
| Время доставки: | 3-4 рабочих дня |
| Условия оплаты: | T/T |
| Поставка способности: | 100 |
|
Подробная информация |
|||
| Tpd времени задержки (1) Макс: | 10 ns | Поставка напряжения тока - внутренняя: | 3V | 3.6V |
|---|---|---|---|
| Количество элементов логики/блоков: | 8 | Номер Macrocells: | 128 |
| Количество ворот: | 2500 | Номер I/O: | 80 |
| Высокий свет: | Обломок интегральной схемаы EPM3128ATC-10 n,Обломок 100TQFP интегральной схемаы |
||
Характер продукции
Обломок интегральной схемаы EPM3128ATC-10 n с CPLD 128MC 10NS 100TQFP
|
IC CPLD 128MC 10NS 100TQFP
|
Спецификации EPM3128ATC-10 n
|
ТИП
|
ОПИСАНИЕ
|
|
Категория
|
Интегральные схемаы (ICs)
|
|
CPLDs (сложные приборы Programmable логики)
|
|
|
Mfr
|
Intel
|
|
Серия
|
MAX® 3000A
|
|
Пакет
|
Поднос
|
|
Programmable тип
|
В системе Programmable
|
|
Tpd времени задержки (1) Макс
|
10 ns
|
|
Поставка напряжения тока - внутренняя
|
3V | 3.6V
|
|
Количество элементов логики/блоков
|
8
|
|
Номер Macrocells
|
128
|
|
Количество ворот
|
2500
|
|
Номер I/O
|
80
|
|
Рабочая температура
|
0°C | 70°C (ЖИВОТИКИ)
|
|
Устанавливать тип
|
Поверхностный держатель
|
|
Пакет/случай
|
100-TQFP
|
|
Пакет прибора поставщика
|
100-TQFP (14x14)
|
|
Низкопробный номер продукта
|
EPM3128
|
Классификации экологических & экспорта EPM3128ATC-10 n
| АТРИБУТ | ОПИСАНИЕ |
| Уровень чувствительности влаги (MSL) | 3 (168 часов) |
| Состояние ДОСТИГАЕМОСТИ | ДОСТИГНИТЕ без изменений |
| ECCN | EAR99 |
| HTSUS | 8542.39.0001 |
Особенности EPM3128ATC-10 n
■Высокопроизводительные, недорогие приборы programmable логики CMOS основанные на EEPROM (PLDs) построили на архитектуре MAX® (см. таблицу 1)
■программируемость в-системы 3.3-V (ISP) через встроенные интерфейс инициативной группы теста STD 1149,1 IEEE совместный (JTAG) с предварительной штыр-запирая возможностью
– Сети ISP уступчивые с STD 1532 IEEE
■Встроенные сети теста границ-развертки (BST) уступчивые с STD 1149.1-1990 IEEE
■Увеличенные особенности ISP:
– Увеличенный алгоритм ISP для более быстро программировать
– Бит ISP_Done для обеспечения полного программирования
– Pull-up резистор на штырях I/O во время программирования в-системы
■Высокая плотность PLDs выстраивая в ряд от 600 до 10 000 годных к употреблению ворот
■4,5 задержки логики штыр-к-штыря ns с встречными частотами до 227,3 MHz
■Интерфейс I/O MultiVoltTM включающ ядр прибора к бегу на 3,3 v, пока штыри I/O совместимы с уровнями логики 5.0-V, 3.3-V, и 2.5-V
■Отсчеты Pin выстраивая в ряд от 44 до 256 в разнообразие пакете тонкого квадрацикла плоском
(TQFP), пакет пластикового квадрацикла плоский (PQFP), пластиковая несущая обломока J-руководства (PLCC), и FineLine пакеты BGATM
■Горячая-socketing поддержка
■Programmable структура массива соединения (PIA) непрерывная направляя для быстрого, прогнозированного представления
■программируемость в-системы 3.3-V (ISP) через встроенные интерфейс инициативной группы теста STD 1149,1 IEEE совместный (JTAG) с предварительной штыр-запирая возможностью
– Сети ISP уступчивые с STD 1532 IEEE
■Встроенные сети теста границ-развертки (BST) уступчивые с STD 1149.1-1990 IEEE
■Увеличенные особенности ISP:
– Увеличенный алгоритм ISP для более быстро программировать
– Бит ISP_Done для обеспечения полного программирования
– Pull-up резистор на штырях I/O во время программирования в-системы
■Высокая плотность PLDs выстраивая в ряд от 600 до 10 000 годных к употреблению ворот
■4,5 задержки логики штыр-к-штыря ns с встречными частотами до 227,3 MHz
■Интерфейс I/O MultiVoltTM включающ ядр прибора к бегу на 3,3 v, пока штыри I/O совместимы с уровнями логики 5.0-V, 3.3-V, и 2.5-V
■Отсчеты Pin выстраивая в ряд от 44 до 256 в разнообразие пакете тонкого квадрацикла плоском
(TQFP), пакет пластикового квадрацикла плоский (PQFP), пластиковая несущая обломока J-руководства (PLCC), и FineLine пакеты BGATM
■Горячая-socketing поддержка
■Programmable структура массива соединения (PIA) непрерывная направляя для быстрого, прогнозированного представления
■PCI совместимый
■дружественная к автобус архитектура включая programmable управление ряд-тарифа
■вариант выхода Открыт-стока
■Programmable шлоп-шлоп macrocell с индивидуальное ясным, заранее поставленный, часы, и часы включают контроли
■Programmable режим энергосбережения для уменьшения силы сверх 50% в каждом macrocell
■Конфигурируемое распределение продукт-условия детандера, позволяющ до 32 условиям продукта в macrocell
■Programmable бит безопасностью для защиты собственнических дизайнов
■Увеличенные архитектурноакустические особенности, включая:
– выход штыря 6 или 10 или управляемых логик разрешающие сигналы
– 2 глобальных сигнала часов с опционным заворотом
– Увеличенные ресурсы соединения для улучшенного routability
– Programmable управление ряд-тарифа выхода
■Поддержка разработки программного обеспечения и автоматический мест-и-маршрут обеспеченные системами разработки программ Altera на на базе Windows ПК и Солнце
SPARCstations, и HP 9000 серий 700/800 рабочих мест
■Дополнительные вход дизайна и поддержка симуляции обеспечили EDIF 2 0 0 и 3 файлов 0 0 netlist, библиотеку parameterized модулей (LPM),
Verilog HDL, VHDL, и другие интерфейсы к популярным инструментам EDA от изготовителей третьей стороны как каденция, логика образца, ментор
Графики, OrCAD, Synopsys, Synplicity, и VeriBest
■Поддержка программирования с блоком программирования мастера Altera (MPU), связи MasterBlasterTM привязывает, ByteBlasterMVTM
кабель загрузки параллельной гавани, загрузка BitBlasterTM серийный кабель так же, как программируя оборудование от изготовителей третьей стороны и
любой тестер который поддерживает файлы теста и языка программирования JamTM стандартные (STAPL) (.jam), Байт-код в-цепи варенья STAPL
Файлы (.jbc), или серийные файлы формата вектора (.svf)
■дружественная к автобус архитектура включая programmable управление ряд-тарифа
■вариант выхода Открыт-стока
■Programmable шлоп-шлоп macrocell с индивидуальное ясным, заранее поставленный, часы, и часы включают контроли
■Programmable режим энергосбережения для уменьшения силы сверх 50% в каждом macrocell
■Конфигурируемое распределение продукт-условия детандера, позволяющ до 32 условиям продукта в macrocell
■Programmable бит безопасностью для защиты собственнических дизайнов
■Увеличенные архитектурноакустические особенности, включая:
– выход штыря 6 или 10 или управляемых логик разрешающие сигналы
– 2 глобальных сигнала часов с опционным заворотом
– Увеличенные ресурсы соединения для улучшенного routability
– Programmable управление ряд-тарифа выхода
■Поддержка разработки программного обеспечения и автоматический мест-и-маршрут обеспеченные системами разработки программ Altera на на базе Windows ПК и Солнце
SPARCstations, и HP 9000 серий 700/800 рабочих мест
■Дополнительные вход дизайна и поддержка симуляции обеспечили EDIF 2 0 0 и 3 файлов 0 0 netlist, библиотеку parameterized модулей (LPM),
Verilog HDL, VHDL, и другие интерфейсы к популярным инструментам EDA от изготовителей третьей стороны как каденция, логика образца, ментор
Графики, OrCAD, Synopsys, Synplicity, и VeriBest
■Поддержка программирования с блоком программирования мастера Altera (MPU), связи MasterBlasterTM привязывает, ByteBlasterMVTM
кабель загрузки параллельной гавани, загрузка BitBlasterTM серийный кабель так же, как программируя оборудование от изготовителей третьей стороны и
любой тестер который поддерживает файлы теста и языка программирования JamTM стандартные (STAPL) (.jam), Байт-код в-цепи варенья STAPL
Файлы (.jbc), или серийные файлы формата вектора (.svf)
Родственные продукты
EPM3032A
EPM3064A
|
IC CPLD 128MC 10NS 100TQFP
|
Хотите узнать больше подробностей об этом продукте